The FPGA implementation of 128-bits AES algorithm based on four 32-bits parallel operation
- Chi Wu Huang*
- , Chi Jeng Chang
- , Mao Yuan Lin
- , Hung Yun Tai
*此作品的通信作者
研究成果: 書貢獻/報告類型 › 會議論文篇章
15
連結會在新分頁中打開
引文
斯高帕斯（Scopus）