節能無電容式單電晶體記憶體技術開發

近年來，在行動通訊、穿戴式裝置、物聯網等應用的帶動下，低耗能、高速、高密度記憶體元件技術的開發是刻不容緩的。然而現今NAND FLASH 記憶體，操作速度慢且耐久性差，在元件技術微縮後，明顯限制了高速高密度儲存技術的發展。而在動態隨機存取記憶體(DRAM)技術發展方向上，雖然DRAM 速度快且耐久性佳，但電容結構漏電流高，資料保存性差。因此，開發兼具DRAM和FLASH功能的通用型記憶體元件(Universal Memory)已成為未來記憶體技術發展的主要趨勢。在我們近期研究中，我們提出了一種新穎的應變工程技術，來整合鐵電記憶體元件結構，並成功實現了可低電壓操作的高可靠度高速鐵電記憶體元件。此元件具有低次臨界擺幅(<60mV/dec)、低關閉電流(~1016A/μm)，以及低讀寫電壓，相關研究結果已發表於2015 IRPS、2015 VLSI、2016 IRPS、2016 VLSI 以及2016 SSDM (Late News)。此多功能型鐵電記憶體元件(Versatile Ferro-Memory)，已成功驗証了鐵電極化高速切換特性(數十奈米秒)，以及良好的操作耐久性(>1012 cycles)。然而，為了更進一步精進記憶體性能，朝向通用性記憶體目標發展。本研究提出更完整的實驗設計和相對應解決方案。在本研究結案報告中，我們將提出了新穎的概念包括：(A) 整合應變閘極之低功耗鐵電負電容電晶體(Low-Power Ferroelectric Negative Capacitance FETs with Gate Strain)，(B) 整合遠程電漿缺陷鈍化技術之鐵電負電容電晶體(Ferroelectric Negative Capacitance FETs with Remote Plasma Defect Passivation)，(C)具高度CMOS整合性之無摻雜氧化鉿負電容電晶體(Ferroelectric Negative Capacitance FETs with Highly CMOS-Compatible Dopant-Free Hafnium Oxide)。以上元件技術都將同步整合於鐵電負電容電晶體上，並透過TCAD和第一原理計算模擬，在理論與實務兼顧下，成功證明其低功耗操作的優點將可應用在未來通用型記憶體。