應用於高速電路之創新靜電放電防護技術開發(2/3)

隨著CMOS製程演進，靜電放電對積體電路所造成之影響日益嚴重，因此必須透過靜電放電防護，以防止靜電放電對晶片產生危害。而在現今IC工業中，高速電路之輸入輸出端電路更需要針對靜電放電問題加以防護；在高速電路的應用發展不斷提升操作頻率下，製作上需更要考量具低電容與低損耗的設計，在這些嚴刻的條件下，高速電路的靜電放電防護設計，將會帶來更大的挑戰，需要有更進一步的探討和研究解決方法。本產學合作計畫已完成適用於20Gb/s高速電路之靜電放電防護設計、完成元件層級與系統層級之靜電放電測試、並搭配靜電放電防護設計於20Gb/s高速電路進行驗證；本計畫亦已開發適用於40Gb/s高速電路之靜電放電防護設計、完成元件層級靜電放電測試。本計畫預計再以一年的時間將適用於40Gb/s高速電路之靜電放電防護電路進行系統層級之靜電放電測試、並搭配靜電放電防護設計於40Gb/s高速電路進行驗證，最後將針對靜電放電防護電路進行最佳化調整，以滿足產品實際所需。未來合作企業可將此靜電放電防護解決方案應用至客戶之高速電子產品，包括NB、PC、電視、手機等。此外，本計畫將可培育產業界亟需的靜電放電防護技術人才，因此本計畫對於靜電放電防護技術研發及人才培訓而言皆具有十足助益。