應力型負電容電晶體技術發展與其電性可靠度探討

為因應物聯網和AI人工智慧晶片發展，開發具備低漏電流和低功耗操作的電晶體元件已是半導體產業研發重點，而負電容電晶體技術(Negative Capacitance FET)更是關鍵技術之一，因此具有負電容效應的鐵電電晶體元件已愈來愈到產業界關注。而負電容鐵電元件具有高微縮性、高CMOS製程整合相容性，未來更具有整合3D FinFET元件製程的潛力，此優異元件性能也是未來發展次5奈米電晶體技術的利器之一。然而負電容電晶體元件仍然面臨許多挑戰，如摻雜比例調變困難、氧化層介面劣化、多重鐵電域、以及鐵電域介面釘札等問題。 在本次研究計畫中，我們使用2.5 nm的超薄HfAlOx研究了P型負電容場效應晶體的電特性。優化後表現出35 mV/dec的陡峭次臨界擺幅SS、4 mV的可忽略滯和3×10-13 A/μm的低關閉電流。將適當的Al摻雜到HfAlOx薄膜中不僅可以改善漏電流還可以穩定負電容匹配。電容匹配和鐵電性的顯著改善可歸因於退火過程中缺陷陷阱的減少和介電晶相的減少，這對節能邏輯器件的實際應用至關重要。另外，本研究中團隊成功研製出氧化鉿鋁與氧化鉿基鐵電場效電晶體串接形成MFMIS結構並用於記憶體應用，同時進一步探討串聯電容面積效應和厚度效應對MFMIS元件的影響，隨著鐵電電容的厚度降低，鐵電場效電晶體的記憶視窗由於鐵電特性的增強而擴大，此結論藉由TCAD模擬得到印證。此外透過電容面積縮減改善鐵電場效電晶體的記憶視窗此可歸咎於良好電容匹配性。我們相信，本實驗提出的鐵電場效電晶體元件可為未來的低功耗嵌入式記憶體提供新的發展道路。