奈米級無摻雜型鐵電負電容材料與元件關鍵製程技術開發

隨著CMOS元件技術節點逐漸接近次7奈米，然而元件的操作電壓卻無法用相同的 速度降低，若沒有因應的對策，屆時將面臨嚴苛的元件物理極限問題，因此，下一世代的電晶體元件技術研發方向不該只侷限在尺寸微縮。近年來，開發具備低漏電 流和低功耗操作的電晶體元件已是半導體產業研發重點，而負電容電晶體技術(Negative Capacitance FET)更是降低元件功耗的關鍵技術之一。然而，根據本實驗室2017 IEDM及2018 IRPS所發表的研究結果顯示，為了進行負電容電晶體元件微縮，所採用的超薄介面層將伴隨著較高介面缺陷，以及關閉漏電流，加上鐵電摻雜的調變性問題，大幅限制了微縮厚度。而當負電容電晶體出現高閘極漏電流時，將改變鐵電元件動態切換行為，進而使得負電容操作不再穩定，甚至導致電容匹配無法最佳化，最終將影響負電容電晶體動態響應以及電性可靠度。今年本實驗室於2018 VLSI會議中，首度發表HfO2鐵電負電容電晶體，透過初步的實驗結果我們證明了利用薄膜厚度微縮和應變閘極工程，可有效控制無摻雜HfO2中的鐵電結晶相，並在電晶體操作時獲得負電容效應。此低功耗負電容電晶 體實現了超陡峭小於35mV/dec的次臨界擺幅、35mV的遲滯以及1 pA/um關閉電流等特性。為了更進一步滿足低功耗物聯網與先進邏輯元件的低功耗需求，我們也嘗 試使用氮電漿鈍化處理，進一步改善元件漏電流以及閘極可靠度。因此，無摻雜鐵電HfO2薄膜的開發有助於負電容電晶體應用於次5奈米節點技術。本計畫將針對不同金屬和成長方式的應變閘極做更深入的探討，以及嘗試解決低摻雜所限制的閘極厚度微縮難題，並透過不同電漿表面處理進一步優化元件特性。 此次產學合作計畫將與原晶半導體設備公司進行製程整合技術合作，以Picosun ALD設備系統做為奈米級鐵電薄膜研發平台。除了改善HfAlO的摻雜調變性和HfZrO的熱穩定性問題，同時，嘗試開發無摻雜之HfO2鐵電負電容電晶體，並採用不同遠端電漿處理製程以及不同應變閘極等，觀察對HfO2基鐵電材料中斜方晶相(Orthorhombic Phase)和鐵電極化效應之影響，並結合電性量測(如高速脈衝)和材料分析，觀察遠端電漿處理後的鐵電薄膜內部和介面品質變化。因此，此關鍵製程技術的開發，將能提供更多奈米級鐵電元件製程技術解決方案，也對於Picosun ALD設備在產業之推廣有所助益。